| Tema |
Subtema |
| TEMA 1 TEORÍA (2 h.). INTRODUCIÓN AO DESEÑO E SÍNTESE DE SISTEMAS DIXITAIS COMPLEXOS. |
1.1.- Introdución.
1.2.- Tipos de circuítos integrados dixitais. Microprocesadores. DSPs. ASICs. FPGAs.
1.2.1.- Análise comparativa.
1.3.- Conxuntos Programables de Puertas (FPGAs).
1.4.- Deseño de sistemas dixitais complexos de aplicación específica mediante FPGAs.
1.4.1.- Sistemas de procesado secuencial. Unidade operativa. Unidade de control.
1.4.2.- Sistemas de procesado continuo.
|
| TEMA 2 TEORÍA (2 h.). DESEÑO AVANZADO DE SISTEMAS DIXITAIS. |
2.1.- Introdución.
2.2.- Normas xerais para o deseño de sistemas dixitais.
2.2.1.- Deseño xerárquico.
2.2.2.- Deseño trasladable a outras tecnoloxías.
2.2.3.- Deseño temporal.
2.2.4.- Deseño para reutilización.
2.2.5.- Deseño para verificabilidad.
2.2.6.- Documentación do deseño.
2.3.- Circuítos prediseñados ("IP cores").
|
| TEMA 3 TEORÍA (2 h.). INTRODUCIÓN Á SÍNTESE DE SISTEMAS DIXITAIS DESCRITOS EN VHDL. |
3.1.- Introdución.
3.2.- Definición de síntese. Conceptos básicos sobre sínteses.
3.3.- Conversión dunha descrición en VHDL a "hardware" real. Diferenzas entre o modelo orixinal e o resultado da síntese / implementación. Modelo de simulación posterior á implementación.
3.4.- Recomendacións para a descrición en VHDL sintetizable de distintos tipos de circuítos.
3.5.- Exemplos de modelos sintetizables de circuítos comunmente utilizados.
|
| TEMA 4 TEORÍA (4 h.). SENTENZAS AVANZADAS DA LINGUAXE VHDL. |
4.1.- Introdución.
4.2.- Acceso a ficheiros.
4.2.1.- Inicialización de memorias.
4.2.2.- Estímulos para bancos de probas.
4.3.- Tipo de datos xenérico (generic). Circuítos parametrizables.
4.4.- Bibliotecas e paquetes.
4.5.- Subprogramas.
4.5.1.- Funcións.
4.5.2.- Procedementos.
4.6.- Compilación condicional.
|
| TEMA 5 TEORÍA (6 h.). VHDL PARA SÍNTESE. RESTRICIÓNS. |
5.1.- Introdución.
5.2.- Estándar IEEE para síntese.
5.3.- Sentenzas temporais (After, Wait).
5.4.- Bucles (Loop). Bucles generate.
5.5.- Tipo de datos real (Real). Conversión de tipos.
5.6.- Operacións aritméticas complexas. División (/).
5.7.- Funcións matemáticas complexas. (Sen, Cos, Log).
5.8.- Matrices bidimensionales. (Array).
5.9.- Exercicios de modelos non sintetizables e de circuítos equivalentes sintetizables.
|
| TEMA 6 TEORÍA (2 h.). DESEÑO DE CIRCUÍTOS ARITMÉTICOS EN VHDL. |
6.1.- Introdución.
6.2.- Representación de números binarios con parte decimal. Coma fixa. Coma flotante.
6.3.- Deseño de aplicacións de coma fixa.
6.4.- Deseño de aplicacións de coma flotante.
6.5.- Implementación de circuítos aritméticos en FPGAs.
|
| TEMA 7 TEORÍA (1 h.). VERIFICACIÓN DE SISTEMAS DIXITAIS COMPLEXOS. |
7.1.- Introdución.
7.2.- Verificación mediante simulación.
7.2.1.- Sinais. Modelos de retardos. Concepto de driver.
7.2.2.- Análise e simulación dun deseño. Ciclo de simulación. Retardo delta.
7.2.3.- Recomendacións para a simulación en VHDL de distintos circuítos. Realización de bancos de probas.
7.2.4.- Diferenzas entre simulación funcional e temporal.
7.3.- Verificación mediante análise de retardos.
7.4.- Verificación mediante comprobación do circuíto nunha placa de desenvolvemento.
7.5.- Exercicios.
|
| TEMA 1 LABORATORIO (6 h. TIPO B). PRÁCTICA TITORIAL DE DESEÑO E SÍNTESE DUN SISTEMA DIXITAL. |
1.1.- Introdución.
1.2.- Deseño dun sistema dixital básico en VHDL sintetizable.
1.3.- Realización dun banco de probas en VHDL para o sistema dixital deseñado.
1.4.- Implementación do sistema dixital deseñado na FPGA elixida.
1.5.- Proba do sistema dixital deseñado.
|
| TEMA 2 LABORATORIO. (15 h. = 8 h. TIPO B + 7 h. TIPO C). TRABALLO DE DESEÑO DUN SISTEMA DIXITAL DE COMPLEXIDADE MEDIA MEDIANTE VHDL SINTETIZABLE. |
2.1.- Introdución. Explicación do traballo. (2 h. TIPO B)
2.2.- Aprendizaxe baseada en proxectos. Discusións sobre o enfoque máis adecuado do traballo. (6 h. TIPO C)
2.2.- Deseño dun sistema dixital de complexidade media en VHDL sintetizable. (6 h. TIPO B)
2.3.- Presentación do traballo. (1 h. TIPO C)
|
