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Subtema |
| TEMA 1 TEORÍA (2 h.). INTRODUCCIÓN AL DISEÑO Y SÍNTESIS DE SISTEMAS DIGITALES COMPLEJOS. |
1.1.- Introducción.
1.2.- Tipos de circuitos integrados digitales. Microprocesadores. DSPs. ASICs. FPGAs.
1.2.1.- Análisis comparativo.
1.3.- Conjuntos Programables de Puertas (FPGAs).
1.4.- Diseño de sistemas digitales complejos de aplicación específica mediante FPGAs.
1.4.1.- Sistemas de procesado secuencial. Unidad operativa. Unidad de control.
1.4.2.- Sistemas de procesado continuo.
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| TEMA 2 TEORÍA (2 h.). DISEÑO AVANZADO DE SISTEMAS DIGITALES. |
2.1.- Introducción.
2.2.- Normas generales para el diseño de sistemas digitales.
2.2.1.- Diseño jerárquico.
2.2.2.- Diseño trasladable a otras tecnologías.
2.2.3.- Diseño temporal.
2.2.4.- Diseño para reutilización.
2.2.5.- Diseño para verificabilidad.
2.2.6.- Documentación del diseño.
2.3.- Circuitos prediseñados (“IP cores”).
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| TEMA 3 TEORÍA (2 h.). INTRODUCCIÓN A LA SÍNTESIS DE SISTEMAS DIGITALES DESCRITOS EN VHDL. |
3.1.- Introducción.
3.2.- Definición de síntesis. Conceptos básicos sobre síntesis.
3.3.- Conversión de una descripción en VHDL a “hardware” real. Diferencias entre el modelo original y el resultado de la síntesis / implementación. Modelo de simulación posterior a la implementación.
3.4.- Recomendaciones para la descripción en VHDL sintetizable de distintos tipos de circuitos.
3.5.- Ejemplos de modelos sintetizables de circuitos comúnmente utilizados.
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| TEMA 4 TEORÍA (4 h.). SENTENCIAS AVANZADAS DEL LENGUAJE VHDL. |
4.1.- Introducción.
4.2.- Acceso a ficheros.
4.2.1.- Inicialización de memorias.
4.2.2.- Estímulos para bancos de pruebas.
4.3.- Tipo de datos genérico (generic). Circuitos parametrizables.
4.4.- Bibliotecas y paquetes.
4.5.- Subprogramas.
4.5.1.- Funciones.
4.5.2.- Procedimientos.
4.6.- Compilación condicional.
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| TEMA 5 TEORÍA (6 h.). VHDL PARA SÍNTESIS. RESTRICCIONES. |
5.1.- Introducción.
5.2.- Estándar IEEE para síntesis.
5.3.- Sentencias temporales (After, Wait).
5.4.- Bucles (Loop). Bucles generate.
5.5.- Tipo de datos real (Real). Conversión de tipos.
5.6.- Operaciones aritméticas complejas. División (/).
5.7.- Funciones matemáticas complejas. (Sin, Cos, Log).
5.8.- Matrices bidimensionales. (Array).
5.9.- Ejercicios de modelos no sintetizables y de circuitos equivalentes sintetizables.
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| TEMA 6 TEORÍA (2 h.). DISEÑO DE CIRCUITOS ARITMÉTICOS EN VHDL. |
6.1.- Introducción.
6.2.- Representación de números binarios con parte decimal. Coma fija. Coma flotante.
6.3.- Diseño de aplicaciones de coma fija.
6.4.- Diseño de aplicaciones de coma flotante.
6.5.- Implementación de circuitos aritméticos en FPGAs.
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| TEMA 7 TEORÍA (1 h.). VERIFICACIÓN DE SISTEMAS DIGITALES COMPLEJOS. |
7.1.- Introducción.
7.2.- Verificación mediante simulación.
7.2.1.- Señales. Modelos de retardos. Concepto de “driver”.
7.2.2.- Análisis y simulación de un diseño. Ciclo de simulación. Retardo delta.
7.2.3.- Recomendaciones para la simulación en VHDL de distintos circuitos. Realización de bancos de pruebas.
7.2.4.- Diferencias entre simulación funcional y temporal.
7.3.- Verificación mediante análisis de retardos.
7.4.- Verificación mediante comprobación del circuito en una placa de desarrollo.
7.5.- Ejercicios.
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| TEMA 1 LABORATORIO (6 h. TIPO B). PRÁCTICA TUTORIAL DE DISEÑO Y SÍNTESIS DE UN SISTEMA DIGITAL. |
1.1.- Introducción.
1.2.- Diseño de un sistema digital básico en VHDL sintetizable.
1.3.- Realización de un banco de pruebas en VHDL para el sistema digital diseñado.
1.4.- Implementación del sistema digital diseñado en la FPGA elegida.
1.5.- Prueba del sistema digital diseñado.
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| TEMA 2 LABORATORIO. (15 h. = 8 H. TIPO B + 7 h. TIPO C). TRABAJO DE DISEÑO DE UN SISTEMA DIGITAL DE COMPLEJIDAD MEDIA MEDIANTE VHDL SINTETIZABLE. |
2.1.- Introducción. Explicación del trabajo. (2 h. TIPO B)
2.2.- Aprendizaje basado en proyectos. Discusiones sobre el enfoque más adecuado del trabajo. (6 h. TIPO C)
2.2.- Diseño de un sistema digital de complejidad media en VHDL sintetizable. (6 h. TIPO B)
2.3.- Presentación del trabajo. (1 h. TIPO C)
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